第1章 緒論
1．1 什么是數(shù)字電路
1．2 數(shù)字電路的發(fā)展及應用
1．3 數(shù)字電路設計方法
1．4 課程應用模型

第2章 數(shù)字電路基礎
2．1 數(shù)制和碼制
2．1．1 基本概念
2．1．2 二進制與十進制
2．1．3 八進制與十六進制
2．1．4 碼制
2．2 邏輯代數(shù)基礎
2．2．1 邏輯運算
2．2．2 基本規(guī)則
2．3 邏輯函數(shù)
2．3．1 邏輯函數(shù)及其表示方法
2．3．2 邏輯函數(shù)的標準形式
2．3．3 邏輯函數(shù)的代數(shù)化簡
2．3．4 卡諾圖化簡法
習題

第3章 邏輯電路
3．1 門電路
3．1．1 基本門電路
3．1．2 常用集成門電路
3．2 組合邏輯電路
3．2．1 組合電路的分析和設計
3．2．2 組合邏輯電路的競爭與冒險
3．2．3 常用的集成組合邏輯電路
3．3 時序邏輯電路
3．3．1 觸發(fā)器
3．3．2 典型觸發(fā)器
3．3．3 典型集成觸發(fā)器
3．3．4 時序邏輯電路的分類
3．3．5 同步時序邏輯電路分析與設計
3．3．6 異步時序邏輯電路的分析與設計
3．3．7 計數(shù)器
3．3．8 寄存器
習題

第4章 大規(guī)模數(shù)字集成電路
4．1 半導體存儲器
4．1．1 只讀存儲器
4．1．2 隨機存儲器
4．2 可編程邏輯器件
4．2．1 簡單可編程邏輯器件
4．2．2 復雜可編程邏輯器件（CPLD）
4．2．3 現(xiàn)場可編程門陣列（FPGA）
4．3 常用CPLD/FPGA器件
4．3．1 Altera公司產(chǎn)品
4．3．2 Xilinx公司產(chǎn)品
4．3．3 Lattice公司產(chǎn)品
習題

第5章 Verilog HDL數(shù)字設計基礎
5．1 Verilog HDL簡介
5．2 語法基本要素
5．3 模塊的結構
5．3．1 模塊的介紹
5．3．2 模塊的調(diào)用
5．4 數(shù)據(jù)類型與表達式
5．4．1 線網(wǎng)型變量
5．4．2 寄存器型變量
5．5 運算符
5．5．1 操作數(shù)
5．5．2 Verilog HDL的運算符
5．6 賦值語句
5．6．1 連續(xù)賦值語句
5．6．2 線網(wǎng)聲明賦值
5．6．3 過程賦值語句
5．7 結構說明語句
5．8 條件語句
5．8．1 if-else語句
5．8．2 case語句
5．9 循環(huán)語句
5．9．1 forever循環(huán)語句
5．9．2 repeat循環(huán)語句
5．9．3 While循環(huán)語句
5．9．4 for循環(huán)語句
5．10 塊語句
5．10．1 順序語句塊
5．10．2 并行語句塊
5．11 結構語句
5．11．1 initial語句
5．11．2 always語句
5．12 系統(tǒng)任務
5．12．1 任務
5．12．2 任務定義
5．12．3 任務調(diào)用
5．13 函數(shù)語句
5．13．1 函數(shù)定義
5．13．2 函數(shù)調(diào)用
5．13．3 函數(shù)的使用規(guī)則
5．13．4 task和function的區(qū)別
5．14 常用的系統(tǒng)任務和函數(shù)
5．14．1 $display和$write
5．14．2 系統(tǒng)任務$monitor
5．14．3 系統(tǒng)函數(shù)$time和$realtime
5．14．4 系統(tǒng)任務$finish和$stop
5．14．5 系統(tǒng)任務$readmem
5．14．6 系統(tǒng)任務$random
5．14．7 文件輸入／輸出任務
5．15 編譯預處理
5．15．1 'define和'undef．
5．15．2 'ifdef、'else和'endif
5．15．3 'default_nettype
5．15．4 'include-
5．15．5 'resetall
5．15．6 'timescale
5．15．7 'unconnected_drive和'nounconnected_driw
習題

第6章 Quartus Ⅱ功能及應用
6．1 Quartus Ⅱ軟件簡介及特點
6．2 Quartus Ⅱ軟件開發(fā)流程
6．2．1 設計輸入
6．2．2 綜合
6．2．3 布局布線
6．2．4 編譯和配置
6．2．5 仿真
6．2．6 調(diào)試
6．2．7 系統(tǒng)級設計
6．3 Quartus Ⅱ軟件的使用舉例
6．3．1 創(chuàng)建Quartus Ⅱ工程
6．3．2 設計輸入
6．3．3 工程配置及時序約束
6．3．4 編譯
6．3．5 器件與引腳設定
6．3．6 功能仿真
6．3．7 時序仿真
6．3．8 機器編程和配置
6．4 Quartus Ⅱ下載及安裝建議

第7章 基礎應用實例
7．1 基本門電路設計實例
7．1．1 基本邏輯門
7．1．2 三態(tài)門電路
7．1．3 總線緩沖器
7．2 組合邏輯電路設計實例
7．2．1 邏輯函數(shù)的實現(xiàn)
7．2．2 多路數(shù)據(jù)選擇器
7．2．3 數(shù)據(jù)分配器
7．2．4 比較器
7．2．5 優(yōu)先編碼器
7．2．6 3線-8線譯碼器
7．2．7 BCD-七段顯示譯碼器
7．2．8 碼制轉換器
7．3 加法器
7．3．1 半加器
7．3．2 全加器
7．4 減法器
7．4．1 半減器
7．4．2 全減器
7．5 時序邏輯電路設計實例
7．5．1 觸發(fā)器
7．5．2 計數(shù)器
7．5．3 寄存器
7．5．4 移位寄存器

第8章 高級應用實例
8．1 投票表決器
8．1．1 功能要求
8．1．2 設計實現(xiàn)
8．1．3 仿真結果
8．2 序列信號發(fā)生器
8．2．1 功能要求
8．2．2 設計實現(xiàn)
8．2．3 仿真結果
8．3 分頻器
8．3．1 功能要求
8．3．2 設計實現(xiàn)
8．3．3 仿真結果
8．4 交通燈控制器
8．4．1 功能要求
8．4．2 設計實現(xiàn)
8．4．3 仿真結果
8．5 顆粒物罐裝系統(tǒng)
8．5．1 功能要求
8．5．2 設計實現(xiàn)
8．5．3 仿真結果
附錄A 參考系統(tǒng)硬件原理圖
附錄B 參考系統(tǒng)管腳對應表
參考文獻